领先Intel 5年 台积电将于2019年4月试产5nm EUV制程工艺

早在2018年1月份，台积电就开始在台湾建设一座全新的5nm晶圆厂，预计将于2019年4月开始在5nm节点上实现完整的EUV风险试产。台积电表示，基于5nm工艺生产的A72芯片，速度上提升了14.7%-17.1%，同时芯片面积缩小了1.8倍。

据目前透漏的消息，5nm的设计总成本（人工与许可费）是7nm的1.5倍左右，未来使用更先进工艺的成本会越来越高，这进一步限制摩尔定律的延续。

用于5nm芯片设计的工具预计要到11月才能准备就绪，台积电的设计基础架构市场营销部高级总监Suk Lee表示 “我们尚未对所有可能的组合进行测试，但考虑到我们的PDK已通过认证，我们对该服务充满信心”。

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