台积电宣布推出性能增强的7nm和5nm制造工艺

（图自：TSMC，via AnandTech）

在日本举办的 2019 VLSI 研讨会上，台积电透露了哪些客户已经可以用上新工艺，但该公司似乎并没有广而告之的想法。

据悉，N7P 采用经过验证的深紫外（DUV）光刻技术。与 N7 相比，它没有增加晶体管的密度。

那些需要高出约 18~20％ 晶体管密度的 TSMC 客户，预计需要使用台积电的 N7+ 和 N6 工艺 —— 后者使用极紫外（EUV）光刻技术进行多层处理。

最后，尽管 N7 和 N6 都是未来几年的“长”节点，但台积电会在下一个 N5 节点带来显著的密度、功耗和性能改进。

同样，N5 之后也会迎来一个叫做 N5P 的增强版本，辅以 FEOL 和 MOL 优化，以便让芯片在相同功率下提升 7% 的性能、或在同频下降低 15% 的功耗。

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