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台积电宣布5nm基本完工开始试产:面积缩小45%、性能提升15%

台积电同时宣布提供完整的5nm设计规则手册、SPICE模型、制程设计套件以及通过硅晶圆验证的基材,并且全面支持EDA(电子自动化设计工具)。

台积电宣布5nm基本完工开始试产:面积缩小45%、性能提升15%

今年初,台积电曾表示,5nm将于2020年底之前量产,考虑到还有1年半的时间,完全可以期待。

据悉,此次的第一代5nm是台积电第二次引入EUV技术,多达14层;而第二代7nm(预计今年苹果A13、麒麟985/990要用)的EUV,只有4层规模。

随着格芯(GF)、联电的退出,目前能够做7nm以及更先进工艺晶圆的厂商就只剩下了三星、台积电和Intel,但Intel实际上并不和台积电直接竞争,因为其晶圆厂甚至连满足自家需求都还捉急,只是保不齐对手AMD会重金下单。

本文素材来自互联网

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